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依托控件的電機核准扼制程序的預設研討

时间:2012/6/14 22:47:25  作者:中国电机网  来源:www.jinandianjin.cn  查看:626  评论:0
內容摘要:   仿真波形,如上面的仿真圖所示,本模塊已實現了所需要的功能,當將所有的輸入數均設爲1並且在使能load(load=0)信號的時候,所收到的速度控制數據爲220-1=1048575,收到的相位控制數據爲210-1=1023.而在將使能信號設爲非使能狀態(load=1)時,收到...

  仿真波形,如上面的仿真圖所示,本模塊已實現了所需要的功能,當將所有的輸入數均設爲1並且在使能load(load=0)信號的時候,所收到的速度控制數據爲220-1=1048575,收到的相位控制數據爲210-1=1023.而在將使能信號設爲非使能狀態(load=1)時,收到的數據便被鎖存在指定的寄存信號中,不再接收數據了,這樣就保證了我們的模塊正常地處理接收數據模塊和驅動模塊的合理工作。

  串行數據輸入的過程(dload=0時)串行數據輸入的結果(dload=1時)電機轉速調節模塊在本系統中使用了DDS原理相位累加部分用來生成控制步進電機轉速控制的脈沖分配。本設計中對于步進電機的頻率控制字的計算公式如下:FPGA的工作頻率爲24MHz,經分頻計分頻後爲4MHz.而相位累加器的長度爲N位即爲2N.電機的轉動采用8拍驅動,則電機的轉動頻率爲:f=4×106×82N

  c因爲一個相位溢出爲8拍,所以頻率值乘了一個8,其中N爲相位累加器的位數,c爲頻率控制字。通過單片機計算好控制字,而本模塊的功能則是利用接收來的控制字進行累加送出驅動步進電機的驅動脈沖。

  程序如下,他主要做的就是對相位累加器進行累加:process(clk6)//相位累加器variablephase:std_logic_vector(22downto0);//相位累加寄存器beginifclk6′eventandclk6=′1′thenphase(22downto0):=phase(22downto0)+invv(19downto0);cconter<=phase(22downto20);//输出计时器clkcter<=phase(19);endif;endprocess;其中,phase为相位累加器,他要做的任务只是本身不断的累加,然后将自身的高3位传给cconter计数器,溢出时便将溢出位抛弃,然后继续累加。

  輸出譯碼模塊這個模塊是主程序不可缺少的重要模塊,他要完成的功能是將由相位累加器通過信號cconter傳送到con的計數數值譯碼輸出,以形成驅動步進電機的驅動脈沖。

  定位模塊定位模塊所要完成的功能是通過編寫程序控制FP2GA芯片從而來控制步進電機按照想要設定的步數來進行轉動。一旦設定步數到達,那步進電機的動作也就結束了,用一個計數器來實現這一個功能,當然也就是對這個計數器在給定步數內進行不斷的累加,當該計數器到達設定的步數後,便可能通過這個計數器斷開模塊程序的動行。使得驅動輸出的停止,以求達到准確定位的目的。

  

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